机译:基于物理的TID在不同CMOS电路中引起的全局静态泄漏的建模
机译:采用动态基极泄漏补偿技术的4.5 MGy TID耐压CMOS带隙基准电路
机译:使用自调节电压电平电路的纳米级静态CMOS VLSI乘法器电路的待机泄漏功率降低
机译:最小化静态CMOS电路中的待机泄漏功率
机译:用于建模和缓解纳米级静态CMOS逻辑电路中软错误的有效技术
机译:基于等效电路模型的亚阈值区域CMOS太赫兹等离子体检测器的准静态分析
机译:采用动态基础泄漏补偿技术的4.5 MGy TID耐压CMOS带隙基准电路